読み方：ベリログ

Verilog【Verilog HDL】IEEE 1364

概要

Verilogとは、電子回路の構造や動作を記述するハードウェア記述言語（HDL）の一つ。C言語に類似した構文を持ち、論理ゲートレベルから回路全体の動作レベルまで様々な抽象度で記述できる。記述した回路はシミュレータで動作検証を行うほか、論理合成によってFPGAやASICなどに実装可能な回路へ変換される。

1984年、当時の米Automated Integrated Design Systems社によって開発された。1995年にIEEE 1364として標準化され、その後、2001年、2005年に改訂が重ねられた。IEEE 1364-2005が単独規格としては最後の主要な版であり、以降は後継規格である「SystemVerilog」に統合されている。

Verilogでは、クロックに同期して動作するレジスタや組み合わせ回路をレジスタ転送レベル（RTL：Register-Transfer Level）で記述し、論理合成ツールによって実際のゲートレベルの回路へ変換する。この仕組みにより、モジュールや信号、演算、条件分岐、並列動作などを用いて回路の構成要素を組み合わせながら、大規模な回路であっても個々の論理ゲートを直接記述するより効率良く設計を進めることができる。

設計工程では、「テストベンチ」と呼ばれる検証用の記述から入力信号を与え、設計した回路が仕様通りに動作するかを実機の製造前に確認する。信号の時間的な変化を扱うシミュレーション機能が充実しているため、設計上の誤りや想定と異なる動作を早期に検出でき、手戻りを抑えて開発効率を高められる。こうした特徴から、設計と検証の両方の工程で長く利用されてきた。

現在の半導体設計では、Verilogの機能を拡張したSystemVerilogが広く使われている。これは2005年にIEEE 1800として標準化され、Verilogが持つ記述機能に加えて、アサーションや機能カバレッジ、制約付きランダム検証などの機能を備える。2023年版のIEEE 1800規格では、RTLやゲートレベルの記述に加え、テストベンチや検証機能なども定義されており、大規模な集積回路設計においてSystemVerilogへの移行が進んでいる。

(2026.9.12更新)