Verilog 【Verilog HDL】 Verilog Hardware Description Language / IEEE 1364

概要

Verilog（Verilog HDL）とは、C言語やPascalに似た記法や構文を持つ著名なハードウェア記述言語の一つである。また、同言語で作成された回路の論理シミュレータとしても利用される。1984年にAutomated Integrated Design Systems社が開発し、1995年にはIEEE 1364として標準化され、業界全体で広く採用されることとなった。

HDLの中では記述が簡潔で習得しやすいと言われることが多く、シミュレーション用の機能やツールが充実している。「Verilog」は周辺的な機能やツールを含む名称で、言語のみを指す場合は「Verilog HDL」と表記されることがある。回路設計における効率的な開発を支援するために広く使用されており、特にデジタル回路の設計において高い人気を誇る。

システム設計における抽象度を柔軟に設定できる特徴を持っている。設計者は、論理ゲートレベルからシステム全体の動作まで、さまざまな抽象度で回路を記述することができる。これにより、設計の初期段階では抽象的なレベルでシステム全体を設計し、後に詳細な回路に落とし込むことができる。特に、Verilogは大規模なデジタルシステム設計において効率的で、複雑な回路の設計を支援するためのツールとして普及している。

さらに、豊富なシミュレーション機能があり、設計者は動作確認を行いながら設計を進めることができる。これにより、設計ミスを早期に発見し、修正することが可能となり、設計工程を効率化できる。Verilogのシミュレーション環境は、テストベンチや仮想的な信号の生成をサポートし、回路の動作が仕様に従っているかを確認するために重要な役割を果たしている。

この記事の著者 ： (株)インセプト IT用語辞典 e-Words 編集部
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